Olá amigos, venho aqui pedir a ajuda de vocês. Eu desenvolvi os seguintes códigos, porem não estão compilando, agradeço a ajuda de todos.
- Implemente em VHDL e simule um codificador que possui um vetor de entrada com 9 elementos e vetor de saída com 3 elementos. O código seguirá as seguintes
regras:
- O MSB da saída ativará quando somente os três primeiros MSBs da entrada
estiverem ativos;- O LSB da saída ativará quando somente os três últimos LSBs da entrada
estiverem ativos;- O bit intermediário da saída ativará para as demais combinações.
<strong>library ieee;</strong>
<strong>use ieee.std_logic_1164.all;</strong>
<strong>entity exercicio1 is</strong>
<strong>port ( entrada: in std_logic_vector (0 downto 8);</strong>
<strong>saida: out std_logic_vector(0 downto 2);</strong>
<strong>end exercicio1;</strong>
<strong>architecture EXER2 of exercicio1 is</strong>
<strong>begin</strong>
<strong>PROC1: process ( entrada )</strong>
<strong>begin</strong>
<strong>if saida<= “100” when (entrada = “111000000”) else;</strong>
** “001” when (entrada = “000000111”) else;**
** “010”; **
**end if; **
<strong>end process PROC1;</strong>
<strong>end EXER2;</strong>
- Implemente em VHDL e simule um comparador de 4 bits. Não implemente as entrada de cascateamento.
<strong>library ieee;</strong>
<strong>use ieee.std_logic_1164.all;</strong>
<strong>entity exercicio1 is</strong>
<strong>port (SEL : in STD_LOGIC;</strong>
** A : in STD_LOGIC_VECTOR (3 downto 0);**
** B : in STD_LOGIC_VECTOR (3 downto 0);**
** X : out STD_LOGIC_VECTOR (3 downto 0));**
<strong>end exercicio1;</strong>
<strong>architecture EXER2 of exercicio1 is</strong>
<strong>begin</strong>
<strong>X<= A when (SEL = ‘1’) else B;</strong>
<strong>end EXER2;</strong>
Obrigado pela ajuda.