Podem me ajudar em VHDL?

Programação Java
#1

Olá amigos, venho aqui pedir a ajuda de vocês. Eu desenvolvi os seguintes códigos, porem não estão compilando, agradeço a ajuda de todos.

  1. Implemente em VHDL e simule um codificador que possui um vetor de entrada com 9 elementos e vetor de saída com 3 elementos. O código seguirá as seguintes
    regras:
  • O MSB da saída ativará quando somente os três primeiros MSBs da entrada
    estiverem ativos;- O LSB da saída ativará quando somente os três últimos LSBs da entrada
    estiverem ativos;- O bit intermediário da saída ativará para as demais combinações.

library ieee;
use ieee.std_logic_1164.all;
entity exercicio1 is
port ( entrada: in std_logic_vector (0 downto 8);
saida: out std_logic_vector(0 downto 2);
end exercicio1;
architecture EXER2 of exercicio1 is
begin
PROC1: process ( entrada )
begin
if saida<= “100” when (entrada = “111000000”) else;
** “001” when (entrada = “000000111”) else;**
** “010”; **
**end if; **
end process PROC1;
end EXER2;

  1. Implemente em VHDL e simule um comparador de 4 bits. Não implemente as entrada de cascateamento.

library ieee;
use ieee.std_logic_1164.all;
entity exercicio1 is
port (SEL : in STD_LOGIC;
** A : in STD_LOGIC_VECTOR (3 downto 0);**
** B : in STD_LOGIC_VECTOR (3 downto 0);**
** X : out STD_LOGIC_VECTOR (3 downto 0));**
end exercicio1;
architecture EXER2 of exercicio1 is
begin
X<= A when (SEL = ‘1’) else B;
end EXER2;

Obrigado pela ajuda.